아이비엠(IBM)이 손톱 크기만 한 실리콘 칩에 무려 1,000억 개의 트랜지스터(transistor)를 집어넣을 수 있는 새로운 칩 디자인을 공개했습니다. 현재 반도체 업계의 표준 칩 크기는 원자 몇 개 크기이자 10억 분의 1미터를 뜻하는 나노미터(nm) 단위를 기준으로 약 2나노미터 수준에 머물고 있습니다. 하지만 IBM은 이번에 선보인 새로운 칩 기술이 약 0.7나노미터에 해당하며, 이는 1나노미터 미만으로 내려간 세계 최초의 칩 기술이 될 수 있다고 주장했습니다. 다만 이 기술이 실제 양산에 들어가기까지는 수년이 더 걸릴 전망입니다.

IBM 측은 테스트 결과, 이번 프로토타입(prototype, 시제품)이 기존 자사의 2나노미터 칩보다 성능은 50% 향상되었고 에너지 효율은 70%나 더 높아졌다고 밝혔습니다. 이 회사는 지난 2021년 2나노미터 칩 기술을 처음 선보였을 당시에도 이와 유사한 수준의 성능 도약과 에너지 효율 향상을 기록한 바 있습니다. IBM 리서치(IBM Research) 책임자이자 펠로우(Fellow)인 제이 가베타(Jay Gambetta)는 이번 '나노스택(NanoStack)' 기술을 반도체 미래의 '기념비적인 순간'이라고 평가했습니다. 그는 새로운 나노스택 아키텍처(architecture, 구조)를 통해 단순히 트랜지스터를 작게 만드는 것을 넘어, 극적인 전력 및 에너지 효율을 제공하도록 칩 제조 방식을 재발명했다고 강조했습니다.

트랜지스터는 스마트폰, 게임 콘솔, 노트북 등 전 세계 전자기기에 컴퓨팅 파워를 제공하는 실리콘 칩의 기본 구성 요소입니다. 또한 스트리밍부터 온라인 뱅킹에 이르기까지 일상적인 디지털 활동을 처리하고 생성형 인공지능(AI) 붐을 뒷받침하는 데이터 센터의 고성능 컴퓨터에도 필수적인 역할을 하고 있습니다. 제조업체가 칩 하나에 더 많은 트랜지스터를 압축해 넣을수록 칩의 성능은 더욱 강력해지며, 이에 따라 전자기기가 처리할 수 있는 기능도 늘어나게 됩니다. 이 때문에 디자인 전문가들은 칩 자체의 크기를 끊임없이 줄이기 위해 노력해 왔습니다.

지난 수십 년 동안 하나의 칩에 탑재되는 트랜지스터의 수는 2년마다 두 배로 증가해 왔으며, 이를 '무어의 법칙(Moore's Law)'이라고 부릅니다. 하지만 이미 일부 칩에 수백억 개의 트랜지스터가 들어차 있는 현재 상황에서는 이러한 성장 속도를 계속 유지하기가 점점 더 어려워지고 있으며, 전문가들 역시 이러한 속도가 영원히 지속될 수는 없다는 데 광범위하게 동의하고 있습니다. 이러한 한계를 극복하기 위해 칩 디자이너들은 트랜지스터를 표면에 수평으로 빽빽하게 배치하는 대신, 트랜지스터를 더 높게 만드는 3D 대안 구조에 오랫동안 초점을 맞춰왔습니다.

여기서 IBM이 선택한 접근 방식은 트랜지스터 시트(sheet)들을 위로 겹겹이 쌓아 올리는 것입니다. 영국 서레이 대학교(Surrey University)의 컴퓨터 과학자인 앨런 우드워드(Alan Woodward) 교수는 이 방식을 도시에서 단독주택을 짓는 대신 거대한 아파트를 짓는 것에 비유했습니다. 우드워드 교수는 IBM의 나노스택(NanoStack)이 마치 '100층짜리 마천루'를 제안한 것과 같다고 설명하며, 3D 칩 연구를 진행 중인 경쟁사 삼성(Samsung)과 인텔(Intel)은 현재 30~50층짜리 건물을 짓는 수준에 더 가깝다고 분석했습니다.

다만 3D 칩 디자이너들이 해결해야 할 과제는 '열'입니다. 트랜지스터가 작동하면서 열이 발생하는데 이 열은 위로 올라가는 성질이 있기 때문입니다. 또한 트랜지스터 레이어 사이의 간격이 너무 얇아지면, 꺼져야 할 타이밍에 제때 꺼지지 않아 칩 전체의 작동이 멈추는 부작용이 생길 수도 있습니다. 우드워드 교수는 이러한 난제들 속에서도 IBM의 이번 제안이 업계에서 가장 야심 찬 시도라고 평가했습니다.

한국e마케팅저널 김수연 기자 |